Laporan Akhir 2 Modul 2

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

Laporan Akhir 2

Flip Flop 

1. Jurnal [kembali]

Percobaan 2

2. Alat dan Bahan [kembali]

Gambar 1.1 DL2203C Module D’Lorenzo 

Gambar 1.2 DL2203S Module D’Lorenzo 

Gambar 1.3 Jumper

Alat yang di gunakan :

1. Panel DL 2203C

2. Panel DL 2203D

3. Panel DC 2203S

4. Jumper.

Alat

    a. Software Proteus ver 8.17

        Digunakan untuk merancang, menggambar, dan mensimulasikan rangkaian elektronik.

    Bahan

    a. IC 7474

     IC 7474 itu termasuk TTL logic IC yang berisi Dual D-type Positive Edge Triggered Flip-Flop dengan preset dan clear.

    b. IC 74LS112

      IC 74LS112 (atau LS112) adalah IC logika jenis dual JK flip-flop dengan fitur negative-edge triggered, preset & clear.

    c. Saklar SPDT

     Komponen mekanik untuk memilih dua posisi logika, yaitu terhubung ke VCC atau ke ground. Switch ini digunakan sebagai input logika biner ke rangkaian.

    d. Sumber tegangan DC dan ground

        Digunakan sebagai catu daya utama rangkaian digital. 

    e. Logic probe

        Alat indikator untuk mendeteksi kondisi logika high atau low pada keluaran rangkaian digital. 

3. Rangkaian Simulasi [kembali]

Gambar Rangkaian Simulasi Percobaan 1 

4. Prinsip Kerja Rangkaian [kembali]

   Prinsip T Flip-Flop

T (Toggle) flip-flop adalah bentuk khusus dari JK flip-flop dengan kondisi input J dan K selalu sama (diikat menjadi satu input T). Prinsip kerjanya adalah ketika T=0, output Q tidak berubah (hold), sedangkan ketika T=1, output Q akan berubah ke keadaan berlawanan (toggle) setiap kali ada pulsa clock. Dengan kata lain, T flip-flop akan membagi frekuensi clock menjadi setengah pada output Q, sehingga sering digunakan sebagai dasar pembuatan rangkaian pencacah (counter) biner. Karena kesederhanaannya, T flip-flop sangat berguna dalam rangkaian sekuensial yang membutuhkan fungsi toggle atau pembagi frekuensi.

5. Video Rangkaian [kembali]

Video Percobaan 2

6. Analisa [kembali]

Kondisi 1: Reset Asinkron

Ketika input CLR (B0) bernilai 0 dan PRE (B1) bernilai 1, rangkaian T flip-flop akan segera masuk ke kondisi Reset. Ini terjadi tanpa mempedulikan input T (B2) (kondisi don't care), karena pin CLR (Clear) bersifat aktif rendah. Akibatnya, output Q dipaksa menjadi 0, sementara output komplemen Q̅ menjadi 1, sesuai dengan tabel kebenaran fungsi asinkronnya.

Kondisi 2: Preset Asinkron

Apabila CLR (B0) = 1 dan PRE (B1) = 0, dengan T (B2) dalam status don't care, rangkaian akan beralih ke mode Preset. Karena pin PRE (Preset) aktif rendah, ia akan langsung mengatur output Q menjadi 1 dan Q̅ menjadi 0. Ini adalah fungsi set asinkron yang juga mengabaikan input T dan clock.

Kondisi 3: Kondisi Terlarang

Jika CLR (B0) dan PRE (B1) keduanya bernilai 0 (T (B2) = don't care), maka kedua input asinkron (CLR dan PRE) aktif secara bersamaan. Ini menciptakan kondisi terlarang (invalid) pada T flip-flop. Situasi ini menyebabkan output tidak bekerja normal atau tidak terdefinisi, sering kali menghasilkan Q = 1 dan Q̅ = 1 secara bersamaan.

Kondisi 4: Operasi Toggle (Sinkron)

Saat CLR (B0) dan PRE (B1) keduanya bernilai 1, input asinkron berada dalam kondisi non-aktif. Flip-flop kini siap beroperasi secara sinkron. Jika input data T (T-input) bernilai 1 tepat pada saat sinyal clock mengalami transisi naik (rising edge), maka T flip-flop akan melakukan fungsi utamanya, yaitu Toggle. Ini berarti output Q dan Q̅ akan membalik kondisi logikanya (misalnya, jika Q=0 akan menjadi Q=1, dan sebaliknya). Fungsi toggle ini adalah dasar penggunaan T flip-flop sebagai pembagi frekuensi atau pencacah.

7. Link Download [kembali]

• Laporan Akhir [Download]
• Video Simulasi 1 [Download]
• Video Simulasi 2 [Download]
• File Rangkaian 1 [Download]
• File Rangkaian 2 [Download]
• Datasheet JK Flip Flop [Download]
• Datasheet D Flip Flop   [Download]